John Donovan
編譯：柳林緯
對於可攜式電子裝置的設計人員來說，最大的挑戰往往都是功率消耗問題。相信沒有人會不希望在高階手機上看到許多功能，包括：高速高解析影像、CD音質立體聲音效，甚至還要跟桌上型電腦不相上下的應用環境，當然還可以連續通話好幾個小時，而且只要靠一顆1130mAh的電池就要滿足這一切，這難道不是莫大的挑戰嗎？從整體來看，問題好像是出自於系統層級上，而且就是在一塊電路板或者一枚晶片上。有鑑於此，電子設計自動化廠商益華電腦（Cadence），特別推出了針對無線消費性電子產品的「低功率設計錦囊」（Low-Power Methodology Kit），來直接面對這些問題。
圖一：益華電腦（Cadence）針對無線消費性電子產品推出了「低功率設計錦囊」（Low-Power Methodology Kit）。（資料來源：Cadence）（整理：柳林緯）
「錦囊」套件
這項產品的目標是要讓一般沒有低功率處理專長的晶片設計人員，能夠利用其所整合的複雜設計知識，將種種技術落實到設計結果中。此一「錦囊」套件，把低功率設計的各種設計方法學（design methodology）、最佳實做法則與流程、以及所有經過證實與展示的「無線區塊代表設計」（wireless segment representative design）給整合在一起，包含了：Cadence自家的矽智財（IP）、以及其他來自外部廠商（third-party）的矽智財，如安謀國際（ARM）的處理器與匯流排晶片技術、Wipro公司的WiFi技術、ChipIdea（譯註：該公司已被美普思科技MIPS Technologies買下）的USB 2.0技術、以及台積電（TSMC）六十五奈米（65nm）的技術庫（technology libraries）等。
不同於其他採結盟派系策略的半導體公司，多半都以「參考設計」（reference designs）來提供給代工業者（OEM）所有在收縮塑膠膜（shrink-wrap）與產品包裝盒以外的一切，Cadence所提供的是具有嵌入式矽智財的通用化設計，可以讓各個需要落實低功率要求的設計，都能充分地以最佳化為前提整合在一起，並且還提供了無後顧之憂的顧問諮詢服務，以確保整個開發流程與設計成果沒有任何中斷或閃失。
有了「低功率設計錦囊」之後，設計人員可以透過可重複使用的設計流程（reusable flows），不論是從邏輯設計，還是到驗證（verification）與施行（implementation），都能更快且更精準地掌握整個開發週期。該錦囊極為模組化，不僅提供了全方位的設計方法學，還允許各種可能的增值調整。經由這些模組與現有工具的整合，創造出六個新流程：低功率功能模擬（Low-Power Functional Simulation）、邏輯合成（Logic Synthesis）、測試與ATPG（自動測試向量生成）的設計（Design for Test and ATPG）、實體設計（Physical Design）、正式施行驗證（Formal Implementation Verification）以及電源網路簽核（Power Grid Signoff，簡稱為PGS）。至於額外的模組，則可提供權衡分析（trade-off analysis）、以及規劃和基礎架構（planning and infrastructure）的細節。
通用功率格式
為了要讓整個過程中的所有流程都能保持一致，其關鍵在於「通用功率格式」（CPF：Common Power Format）。在Cadence發起成立「晶片整合倡導組織」（Silicon Integration Initiative，簡稱為Si2）之前，該公司就已經開發了CPF，如今這已經是個通行業界的標準了。此一新的低功率「錦囊」，是Cadence首款以該標準來進行系統層級打造的產品，並透過Calypto公司以及其他支持CPF的業者，將CPF相容的設計工具推到市場上。
圖二：「晶片整合倡導組織」（Silicon Integration Initiative，簡稱為Si2）。
另一方面，對於低功率有不同思維的陣營，如：新思科技（Synopsys）、明導國際（Mentor）、捷碼（Magma）等這些設計公司，則打出了以Accellera組織倡導的「統一功率格式」（UPF：Unified Power Format）來迎戰。此陣營宣稱該格式已獲得了電機電子工程學會IEEE P1801低功率研究小組的承認，並計畫將UPF升格為IEEE認可的低功率設計標準。而在支援此尚未完全成熟之UPF標準的工具上，為了要增加對CPF的支援，使得其發展的腳步顯得有些落後，如此正好讓Cadence的此一新產品，有機會在無線消費電子裝置領域中嶄露頭角，並進而協助CPF陣營在激烈的競爭裏再下一城。
目前看來，兩方陣營所各自支持的標準在低功率單晶系統（SoC）的開發上，仍會呈現不相上下的局面，不論是整體開發流程和矽智財庫（IP libraries）來說，彼此還是會互相支援的。為此，雙方的部分人士都想解決共同面對的問題，好讓不管採用哪種格式的客戶，都不會因為設計流程中的工具之不同，而在支援性上有所減損。對於那些需要處理複雜的單晶系統之設計的可攜式裝置開發人員來說，應該會對Cadence的此一新產品有很高的期許，希望能一舉透過這樣的「處方箋」，來搞定過去令人頭痛的種種問題。
作者簡介：John Donovan，係RTC Group旗下之本刊原文《Portable Design》雜誌的總編輯。原文標題為：Low-Power Methodology Kit Accelerates Wireless and Consumer Chip Designs。
譯者簡介：柳林緯，係本刊特約撰述，為資深電子資訊媒體新聞工作者。 |
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